FPGA 설계 경력 채용

포지션 상세 정보

기술스택

C++
Python
SW
FPGA
Verilog
VHDL

주요업무

• FPGA 설계 (Verilog, VHDL)									
• 영상 처리 알고리즘 개발 및 관련 SW 개발

자격요건

• 학사 이상									
• FPGA Verilog Design 경력 8년 이상									
• 디지털 신호 처리 및 영상 처리 알고리즘 개발 경력									
• HW 이해 및 디자인 가능									

우대사항

• ToF / Digital Camera 개발 경력									
• High Speed Interface(MIPI) 경험									
• Bus protocol(AMBA) 경험									
• Memory Control(Flash/SRAM/DDR) 경험									
• C++ / Python 기반 개발 경력									
• SW 형상 관리									

복지 및 혜택

• 지원금 
-복지포인트
-사내대출제도
-각종 경조사 지원

• 건강관리
-건강검진/건강상담
-의료실비지원
-가족의료비지원

• 포상
-우수사원
-우수제안
-우수팀

• 선물
-명절 선물
-생일자 선물
-웰컴키트
-창립기념일 선물

• 근무환경
-휴게실/회의실/카페
-조/중/석 식사 무상 제공
-매주 수요일 조기퇴근(가족의 날)

• 리프레시
-휴양시설(리조트/콘도)
-육아휴직
-출산전후휴가
-결혼기념일 휴가
-장기근속자 휴가 및 휴가비

채용절차 및 기타 지원 유의사항

서류전형-1차면접(실무)-2차면접(임원)-최종합격

ㆍ입사지원 서류에 허위사실이 발견될 경우, 채용확정 이후라도 채용이 취소될 수 있습니다.
ㆍ장애인 및 보훈대상자 등 취업보호대상자는 관련 법령에 의거 우대합니다.
ㆍ모집 기간 중 채용 시 마감 될 수 있습니다.