SoC Physical Design Engineer

포지션 상세 정보

기술스택

SW
Verilog
ASIC
VHDL
ARM
EDA

주요업무

ㆍFloorplan
ㆍPowerplan
ㆍPlace & optimization
ㆍCTS (clock tree synthesis)
ㆍOptimization before routing
ㆍRouting
ㆍRoute optimization
ㆍGDS ou

자격요건

ㆍ4년제 대졸 이상
ㆍ석사 우대
ㆍ컴퓨터공학, 소프트웨어학, 전자공학 및 반도체 관련 학과 혹은 관련 교육을 받은 자

우대사항

ㆍAutomatic P&R (place and route) 을 수행하기 위한 EDA software의 이해
   - SW 종류 : ICC2, Innovus, Calibre, ICV, StarRC 5
ㆍP&R flow에 대한 각 단계의 개념 이해
ㆍEDA SW들에 대한 사용 경험 우선
ㆍTCL (tool command language) 경험 우선
ㆍ반도체 (ASIC/SOC) 설계 관련 과목 수강 경험 우선
ㆍVerilog HDL 언어에 대한 경험

복지 및 혜택

ㆍ종합건강검진
ㆍ유급병가지원
ㆍ단체상해보험지원
ㆍ경조사지원
ㆍ명절선물
ㆍ생일선물
ㆍ중식제공
ㆍ사내스낵바무한운영
ㆍ도서구매지원
ㆍ사내도서관
ㆍ유연근무제
ㆍ주차지원

채용절차 및 기타 지원 유의사항

ㆍ서류전형  팀별면접  임원면접  최종합격
ㆍ면접일정은 추후 통보됩니다.

-접수된 서류는 채용과 무관한 곳에는 사용하지 않습니다.
-‘채용절차법’에 의거하여 반환 청구 기간 내 채용서류의 반환을 청구할 수 있습니다.
• 반환 서류 : 채용과정에서 제출한 서류 (*온라인으로 제출한 채용 서류 제외)
• 반환 청구 기간 : 결과 통지일 (채용여부가 확정된 날)로부터 180일 이내
• 반환 청구 신청 : careers@semifive.com 반환 청구 메일 신청
• 서류 반환 절차 : 신청 확인된 날로부터 14일 이내 지정한 주소지로 등기우편 발송
-지원 접수일로부터 반환 청구기간이 지난 서류는 별도의 파기 신청이 없더라도 ‘개인정보보호법’에 의거하여 지체 없이 채용 서류 일체를 파기할 예정입니다.