SOC RTL Design Engineer [경력]

포지션 상세 정보

기술스택

Verilog
EDA
Blockchain
Python
AI/인공지능
C#
C++

주요업무

ㆍIP/서브시스템 설계 및 Full chip 통합
ㆍSoC 아키텍처 설계
버스 아키텍처 설계, 시스템 아키텍처 설계, 시스템 분석
ㆍ Full chip SoC 설계
Full chip 및 서브블록 통합
Power/Reset/Clock controller 설계
Full chip 레벨 프론트엔드 작업(Lint, CDC, Synthesis, Formality, STA, SDC 스크립트 작성 포함)
설계업무 자동화(AI 활용 , Python script)
ㆍIP 및 서브시스템 설계
PCIe, MIPI CSI/DSI, USB, Ethernet과 같은 고속 인터페이스 설계
CPU, GPU, NPU, DSP, ISP 디버거, 인터럽트 컨트롤러, MMU, 캐시, 버스 인터커넥트 등 프로세서
서브시스템 설계
Clock controller, Power controller, System monitors, OTP controller와 같은 시스템 IP 설계

자격요건

ㆍ전자공학, 컴퓨터공학, 반도체 관련 전공 학사 이상
ㆍ설계 분야를 주요 업무로 2년 이상의 근무 경험이 있으신 분
ㆍVerilog 또는 System Verilog를 활용한 기본 RTL 설계 지식
ㆍEDA 툴 사용 경험 
ㆍIP/Subsystem/Block 설계 경력
ㆍ해외 여행에 결격 사유가 없으신 분

우대사항

ㆍ자동차용 반도체 칩 설계 경력 
ㆍFull chip 설계 경력
ㆍC, C++, Python, Tcl 언어 사용 경험
ㆍ비즈니스 영어 의사소통 능력을 보유하신 분

복지 및 혜택

ㆍ시차출퇴근제
ㆍ능력별 스톡옵션 부여
ㆍ조식, 중식, 석식 제공
ㆍ간식/커피 무제한 제공
ㆍ최적의 개발환경 제공 (듀얼모니터/HPC서버)
ㆍ모션데스크 지원
ㆍOn-Site 외국어 학습지원
ㆍ기술도서 구매지원
ㆍ건강검진 프로그램 제공

채용절차 및 기타 지원 유의사항

[Key word]
ㆍRTL Design , Verilog , Logic Design , SOC(System On Chip) , ASIC Design
[전형절차]
ㆍ서류전형 → 직무/인성면접 → CEO 티타임 → 입사오퍼 → 채용검진 → 입사