SoC Analog 회로 IP 설계[4~6년]

포지션 상세 정보

기술스택

HW
Embedded
Verilog
SocketCluster
Analog

주요업무

ㆍSoC용 Alalog 회로 IP 설계(BOD, POR, LDO, PLL등)
ㆍ14nm 이하 FinFet 공정에서 저전력 아나로그 회로 설계 경험
ㆍ고속 PLL설계 경험(General purpose또는 Fractional-N type)
ㆍ레이아웃 엔지니어를 위한 Floorplan 설계 및 매칭, 고속배선 가이드
ㆍPost-silicon bring-up 및 디버깅 지원

자격요건

ㆍAnalog 회로 시뮬레이션 능력
   (noise, loop stability analysis, ad/dc/tran analsys, monte-carlo etc)
ㆍComponent 회로 및 Top level 회로 검증을 위한 테스트환경 설정 및 실행
ㆍPost-silicon 디버깅 및 성능 검증
ㆍCadence’s IC, analog circuit simulator(Spectre, hspice, finesim,
   Verification(DRC,LVS,PEX) 경험
ㆍ영어로 업무 수행 가능자

우대사항

ㆍMix analog/digtal simulation, Verilog 모델링 경험
ㆍVerilog-A 모델링 및 SKILL Coding 경험

복지 및 혜택

ㆍ종합건강검진
ㆍ유급병가지원
ㆍ단체상해보험지원
ㆍ경조사지원
ㆍ명절선물
ㆍ생일선물
ㆍ중식제공
ㆍ사내스낵바무한운영
ㆍ도서구매지원
ㆍ사내도서관
ㆍ유연근무제
ㆍ주차지원

채용절차 및 기타 지원 유의사항

ㆍ서류전형  팀별면접  임원면접  최종합격
ㆍ면접일정은 추후 통보됩니다.