포지션 상세 정보
- 기술스택
HW
Embedded
Verilog
- 주요업무
ㆍDFT Implementation - SCAN insertion / ATPG / Scan Simulation (Test Compiler / TetraMax) - BIST/BIRA Insertion & Simulation : Tessent MBIST / JTAG / IJTAG - Advanced DFT : 3D-IC, ISO26262, scan dump - Hierarchical DFT Flow - TOP DFT Architecture Design - ATE Vector setup - Yield improve ㆍSDC Creation & Clean ㆍSpyglass LINT/SDC/DFT Check ㆍLogic Synthesis : DC/DCT/DCG ㆍEquivalence Check : Formality/Conformal ㆍSTA (Static Timing Analysis) ㆍSimulator & Debugger : VCS / NC-verilog / Verdi
- 자격요건
ㆍ전기전자/컴퓨터공학 학사 후 경력 5 년 이상 또는 석사 후 경력 3 년 이상 ㆍDFT 설계 업무 경력 4년 이상 6년 이하 ㆍSOC 설계 flow 및 설계 방법론에 대한 이해 ㆍSTA (Static Timing Analysis) constraints 및 SDF simulation 에 대한 경험 ㆍVerilog, SystemVerilog 를 활용한 RTL 논리회로 설계 경험 ㆍDFT specification 을 이해 및 결정하고 회로로 구현할 수 있는 능력 ㆍSOC architecture 경험
- 우대사항
ㆍ석사/박사학위 수여자
- 복지 및 혜택
ㆍ종합건강검진 ㆍ유급병가지원 ㆍ단체상해보험지원 ㆍ경조사지원 ㆍ명절선물 ㆍ생일선물 ㆍ중식제공 ㆍ사내스낵바무한운영 ㆍ도서구매지원 ㆍ사내도서관 ㆍ유연근무제 ㆍ주차지원
- 채용절차 및 기타 지원 유의사항
ㆍ서류전형 팀별면접 임원면접 최종합격 ㆍ면접일정은 추후 통보됩니다.
기업/서비스 소개
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As a DFT Implementation Engineer, you will participate in SCAN insertion, ATPG, BIST/BIRA insertion, advanced DFT (3D-IC, ISO26262), hierarchical DFT flow, and TOP DFT architecture design. You will also be involved in yield improvement, SDC creation and cleanup, Spyglass LINT/SDC/DFT checks, logic synthesis, equivalence check, and STA (Static Timing Analysis).