SoC Physical Design Engineer(7년↑)

💰 취업축하금 50만원

기술스택

ARM
EDA
ASIC
Verilog
VHDL
SW

주요업무

ㆍFloorplan
ㆍPowerplan
ㆍPlace &amp;amp;amp;amp;amp;amp; optimization
ㆍCTS (clock tree synthesis)
ㆍOptimization before routing
ㆍRouting
ㆍRoute optimization
ㆍGDS ou

자격요건

ㆍ4년제 대졸 이상
ㆍ석사 우대
ㆍ컴퓨터공학, 소프트웨어학, 전자공학 및 반도체 관련 학과 혹은 관련 교육을 받은 자

우대사항

ㆍAutomatic P&R (place and route) 을 수행하기 위한 EDA software의 이해
   - SW 종류 : ICC2, Innovus, Calibre, ICV, StarRC 5
ㆍP&R flow에 대한 각 단계의 개념 이해
ㆍEDA SW들에 대한 사용 경험 우선
ㆍTCL (tool command language) 경험 우선
ㆍ반도체 (ASIC/SOC) 설계 관련 과목 수강 경험 우선
ㆍVerilog HDL 언어에 대한 경험

복지 및 혜택

ㆍ종합건강검진
ㆍ유급병가지원
ㆍ단체상해보험지원
ㆍ경조사지원
ㆍ명절선물
ㆍ생일선물
ㆍ중식제공
ㆍ사내스낵바무한운영
ㆍ도서구매지원
ㆍ사내도서관
ㆍ유연근무제
ㆍ주차지원

채용절차 및 기타 지원 유의사항

ㆍ서류전형  팀별면접  임원면접  최종합격
ㆍ면접일정은 추후 통보됩니다.

경력: 경력 7~15년

학력: 대학교졸업(4년) 이상

마감일: 2025-08-16

근무지역

경기 성남시 분당구 양현로344-1번지 코리아디자인센터 2층(야탑동)
지도보기

기업/서비스 소개

기업상세 정보로 이동

ㆍ반도체 설계 및 P&R(Place & Route) 자동화에 대한 EDA 소프트웨어 사용 경험과
   TCL, Verilog HDL, 반도체 설계 지식을 갖춘 엔지니어를 채용하고 있습니다.

SoC Physical Design Engineer(7년↑)

포지션 상세 정보

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