Soc Design Engineer

포지션 상세 정보

기술스택

Git
EDA
TCP/IP
ARM
Verilog
Embedded
HW

주요업무

[ Full Chip Integration 및 Sub-System 아키텍처 설계 ]

Full chip SoC
• Full chip 및 서브 블록 RTL 통합
• Full chip 레벨의 Front-End 작업 수행
  (Lint, CDC, Synthesis, Formal Verification, SDC 스크립트 작성 등)
• Design 환경 및 버전 관리 (EDA Workflow 및 Git 기반 환경 유지)
• IP / Design Kit (DK) / Library 관리

Sub-System 아키텍쳐 설계 및 IP 개발
• CPU Subsystem 설계 (RISC-V 또는 ARM 기반, MMU, Debug Module 등)
• AMBA AXI3/AXI4 기반의 Bus 아키텍처 설계 및 인터커넥트 구성
• Clock / Reset / Power 제어 로직 설계 및 검증
• 주요 Sub-block 개발 (DMA, Peripheral 등)
• System 수준의 성능 분석 및 아키텍처 최적화

자격요건

• Verilog / System Verilog 이용한 RTL 설계 경험
• 주요 EDA 툴 사용 경험
  (RTL Simulation, Lint, CDC, Synthesis, Formal Verification 등)
• Design House와의 Back-End 연계 및 지원 경험
• Clock Domain Crossing(CDC)에 대한 명확한 이해 및 실무 경험
• ECO 수행 경험

우대사항

-

복지 및 혜택

지원금/보험 : 건강검진, 각종 경조사 지원
급여제도 : 퇴직연금, 우수사원포상, 스톡옵션
선물 : 명절선물/귀향비, 장기근속 선물, 
교육/생활 : 자기계발비 지원, 식비 지원
근무 환경 : 안마실/안마의자, 스탠딩 책상
조직문화 : 자유복장, 자유로운 연차사용, 출산 장려
출퇴근 : 탄력근무제
리프레시 : 연차, 여름휴가, 경조휴가제, 포상휴가, 산전 후 휴가, 육아휴직, 남성출산휴가

채용절차 및 기타 지원 유의사항

[채용절차]
• 전형절차: 서류심사 -> 팀면접 -> 최종면접 -> 입사
  (*기술면접은 본인의 대표 프로젝트에 대한 PPT 3~5장 내외의 발표 후 진행됩니다.)
※ 절차는 변경될 수 있습니다.

[지원 시 주의사항]
• 지원서 내용이 허위로 기재되었을 경우 합격이 취소될 수 있습니다.

[참고사항]
• 본 채용은 수시 진행으로 우수 인재 채용 시 마감될 수 있습니다.
• 제출된 서류는 반환하지 않으며, 본 목적 외 다른 용도로 사용되지 않습니다.