RTL 설계 엔지니어 (경력)

포지션 상세 정보

기술스택

HW
C++
ASIC
Python
FPGA
Verilog
C
Perl

주요업무

• Video codec standard 또는 Video 입출력과 관련된 Spec and Algorithm을 이해하여, 경쟁력 있는 하드웨어 IP 구조를 고안하고, 설계, 검증하는 업무를 합니다.
• 설계 및 검증의 결과물은 HW Architecture document,Verified RTL code, Testbench, Performance/Power/Bandwidth/Synthesis Report 등 입니다.

자격요건

• 디지털 로직 설계에 대한 탄탄한 기초가 필수적입니다.
  - 원하는 기능의 HW module/Testbench/script를 Verilog / SystemVerilog / Python 으로 구현하고 디버깅할 수 있는 능력이 필요합니다.
  - 간단한 C code를 이해하고 필요에 맞게 수정할 수 있어야 합니다.
  - ASIC/SOC/FPGA 의 설계 개발 Flow 및 Tool Chain, AMBA Protocol 에 대한 기본 지식과 경험이 필요합니다.
• 협업에 어려움이 없어야 합니다.

우대사항

• Video Codec Standard 에 대한 이해가 있는 분을 우대합니다.
• Codec에 대한 이해가 없더라도 Video Format 혹은 Video Data 의 특성에 대한 기본적인 지식을 우대합니다.
• 설계, 검증 관련 경험이 부족하더라도 적극적으로 배우려는 자세를 가진 분을 선호합니다.
• 미숙한 부분이 있더라도 기꺼이 노력하는 자세, 즐겁게 co-work 하는 자세를 가진 분을 선호합니다.

복지 및 혜택

• 유연근무 (Core Time만 운영)
• 점심식대 지원
• Refresh 휴가(4년근속 2주/8년근속 3주+휴가비 500만원 등)
• 선택적 복리후생비 연 300만원 지급
• 건강검진 연 70만원 상당 제공
• 사내 동호회비 지원
• 어학 교육비 지원 등

채용절차 및 기타 지원 유의사항

[채용 절차]
• 서류 합격 >  실기TEST 및 인터뷰 >  최종합격 
※ 상황에 따라 절차가 변동될 수 있습니다.