[분당 R&D]Verification Engineer (검증 엔지니어) 채용(경력 5~8년)

포지션 상세 정보

기술스택

C++
TCP/IP
ASIC
Python
Verilog
VHDL
FPGA
C#
Perl

주요업무

• 검증 계획, 테스트 계획, 커버리지 계획 수립
• Verilog/System Verilog/UVM 등을 사용하여 IP/서브시스템(Subsystem) 레벨에서 환경을 개발 및 구현
• 코드 및 기능 커버리지 구현, 조건부 랜덤 검증(Constraint random verification), 형식 검증(Formal Verification) 수행
• 게이트 레벨 시뮬레이션(Gate Level Simulation) 수행
• 로직 디자인 설계팀과 긴밀히 협력하여 고품질의 설계를 보장

자격요건

• 전기/전자, 컴퓨터 공학 학사 또는 석사 학위 보유
• 경력 5~8년의 ASIC 설계 및 검증 경험
• ASIC 설계 및 검증 흐름에 대한 깊은 이해
• UNIX 환경, Perl, Shell 스크립팅, Verilog/System Verilog 언어에 대한 숙련된 지식
• 영어로 원활한 의사소통 능력
• UVM 등 검증 방법론에 대한 지식 필수

우대사항

• SoC/IP 서브시스템, DDR, HBM, MIPI, USB, HDMI에 대한 지식이 있으면 우대

복지 및 혜택

-

채용절차 및 기타 지원 유의사항

경기 성남시 중원구 양현로405번길 4-11유아이빌딩 3층