[DRAM PHY] Analog Engineer

💰 취업축하금 50만원

기술스택

Python
Verilog
C

주요업무

• Analog PHY 설계: Memory (LPDDR5/4, GDDR6/7, NAND) PHY IP 설계
• 고속 Transceiver, Equalizer (CTLE, DFE) 설계
• PLL/DLL 설계

자격요건

• 경력: 4년 이상 해당 전문 분야 종사
• 반도체 및 컴퓨터, 전기/전자학과 졸업자
• 해외 여행에 결격 사유가 없으신 분

[필요 스킬]
• High-speed Transceiver (RX, TX)
• DRAM I/O Interface
• 고속 아날로그 설계 기술 (PLL, DLL)

우대사항

• High-speed Transceiver 양산 및 테스트 경험 (유선, 무선)
• Mixed Mode Simulation 개발 경험
• 직무 관련 양산 프로젝트 경험 우대
• 취업 보호 대상자 (보훈, 장애 등)는 관련 법령에 의거하여 우대

복지 및 혜택

• 업무 방식: 자율 출퇴근 (선택적 근로시간제), 자율적 업무 환경, 수평적 조직 문화 (영어 닉네임 사용)
• 근무 환경: 중식비 지원, 간식 및 음료 무한 제공, IT 바우처 지급
• 건강 관리: 단체 상해보험 가입, 의료비 지원, 종합 건강검진
• 자기계발: 도서 (업무/개인) 구입비 지원, 영어 학습비 지원
• 기타: 경조사 지원 (경조 휴가, 경조금, 상조 서비스 등), 명절 선물 지급, 생일 반차 제공

채용절차 및 기타 지원 유의사항

[채용 절차]
• 서류 접수 > 1차 직무 인터뷰 > 2차 리더십 인터뷰 > 최종 합격

[지원 서류]
• 이력서 1부 (자유 양식)

경력: 경력 4~15년

학력: 대학교졸업(4년) 이상

마감일: 2024-10-26

근무지역

서울 강남구 역삼로 114, 13층
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기업/서비스 소개

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오픈엣지 PHY팀은 Memory PHY IP를 직접 설계하고, 반도체로 제작하여 검증한 후 팹리스나 디자인 하우스에 공급하는 팀입니다. 
PHY팀은 기개발된 LPDDR5/4, GDDR6 PHY 등을 통해  기술을 선도하고 있습니다. 
PHY는 Digital과 Analog가 만나는 접점을 포함하기 때문에 넓은  경험이 가능하고, Memory I/F 중 가장 고속으로 동작해야 하기 때문에 개발 난이도가 높은 편입니다. 
하지만 진입 장벽이 높은 만큼 관련 기술을 익히면 대체 불가능한 전문가로 성장할 수 있습니다.

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