기업부설연구소 FPGA Logic F/W 개발

에스디티
💰 취업축하금 50만원
  • 🚆2호선 역세권 기업

포지션 상세 정보

기술스택
GitGit
HWHW
FWFW
AWSAWS
FPGAFPGA
VerilogVerilog
VHDLVHDL
CC
주요업무
• Zynq SOC를 사용한 PS Part AXI Interface Logic 설계
자격요건
• VHDL, Verilog HDL 중 하나 사용 가능자
• FPGA와 주변 기능 IC를 포함한 H/W회로 이해 가능자
• C언어 사용 가능자
우대사항
-
복지 및 혜택
• 주 40시간 유연 근무제
• 점심식사, 복리후생비, 경조사비 등 제공
• 무제한 스낵바
• 생일반차 제도
• 모션 데스크 및 최신장비 지원

포지션 경력/학력/마감일/근무지역 정보

경력
신입~10년
학력
대학졸업(2,3년) 이상
마감일
2023-03-29
근무지역
  • 서울특별시 강남구 테헤란로44길5, 10층(대아빌딩)
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기업/서비스 소개

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에스디티_기업부설연구소 FPGA Logic F/W 개발
에스디티_기업부설연구소 FPGA Logic F/W 개발
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SDT는 "1조 개의 디바이스를 한 가지 방식으로 연결한다"는 목표를 가지고 안전하고 효율적인 연결에 필요한 모든 것을 제공합니다.  현재 한국과 일본에서 스마트 시티, 스마트 모빌리티, 제조업, 리테일 등 다양한 분야에 걸쳐 하드웨어, 펌웨어, 소프트웨어, 그리고 프라이빗 클라우드를 제공하고 있습니다.

SDT는"연결"이란 에코시스템 안에서 System-on-Module부터 양자암호통신 시스템까지 폭넓은 포트폴리오를 보유하여, 기존의 엔지니어링의 한계를 넘고 있습니다.